아날로그 출력이 필요한 상황에서 시스템에 FPGA가 있다면, PWM 모듈과 그림 1과 같은 간단한 로우패스 필터를 사용하려 할 것이다. FPGA의 출력은 대개 카운터 및 디지털 비교기에서 생성하는 고정 주파수의 가변 듀티 사이클을 나타내는 파형이다.(표 1)
이네이블(Enable)이 하이 상태이고, 카운터는 클럭 사이클마다 높아진다. 아울러 PWM 출력 주파수는 2 카운트 비트로 나눈 클럭 주파수라고 가정해 보자. 이네이블을 사용하여 프리스케일러로 연결함으로써 출력 주파수를 낮출 수 있다. 출력 주파수가 고정되어 있으므로 최악의 경우에 해당하는 리플이 50% 듀티 사이클에서 발생한다는 점을 알 수 있다. 따라서 필터 계산시 용이하다. 바람직한 최대 리플과 안정화 시간의 조합은 필터 종류와 RC(저항/정전용량) 값을 결정한다.
표 1의 코드를 약간만 변경하면 PWM 회로의 성능을 개선시킬 수 있다. 원래 시스템에서 최대 리플 전류는 50% 듀티 사이클에서 발생하고, 최소 리플 전류는 최소 듀티 사이클에서 발생한다. 반면에 개선된 버전을 보면 최대 리플은 표준 버전의 최소 리플과 동일하다. 여기서 핵심은 가능한 가장 높은 주파수를 생성하지만, 평균 듀티 사이클은 일정하게 유지하는 것이다. 출력 펄스의 주파수가 높을수록 필터의 성능은 향상된다.
표 1에 대한 수정은 모든 비트를 왼쪽에서 오른쪽으로 바꿔 이진 비교기를 다시 작성하는 작업으로 이루어진다. MSB(Most Significant Bit)는 LSB(Least Significant Bit)가 되고, LSB는 MSB가 된다.(표 2)
표 3은 4bit PWM이 방출하는 펄스 트레인을 보여준다. 표 3을 보면 50% 듀티 사이클(값=8, 두 번째 열)에서 주파수는 최대이며, 클럭 주파수를 2로 나눈 것과 동일함을 알 수 있다. 일부 리플이 나타나기 시작하는 지점(값=1, 두 번째 열)에는 일반적인 PWM 시스템과 정확히 동일한 리플이 있다. 즉, 펄스 트레인이 동일하다.
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Figure 1, Table 1, Table 2, Table 3
